HiLoDa Nets
HiLoDa Nets: Automatische mehrstufige Synthese hochleistungsfähiger und extrem energiearmer Hardwareimplementierungen aus Datenflussbeschreibungen durch Integration emergenter FeFET- Technologie
Dieses deutsch-französische Kooperationsprojekt wird durch die Deutsche Forschungsgemeinschaft (DFG) und die Agence Nationale de la Recherche (ANR) gefördert.
Daten- und Signalverarbeitungsanwendungen mit hohen Durchsatzanforderungen lassen sich bevorzugt spezifizieren durch Datenflussnetzwerke, denn diese erlauben die Ausnutzung von Parallelismus global (auf der Ebene des Netzwerks kommunizierender Aktoren) als auch lokal innerhalb eines Aktors, beispielsweise durch Hardwarerealisierung. Es existieren zwar einige Entwurfswerkzeuge, um Datenflussnetzwerke auf ein Multiprozessorsystem zu übersetzen oder alternativ ein Netz direkt in Hardware zu synthetisieren, um einen hohen Datendurchsatz zu erzielen. Eingebettete Systeme, speziell im Kontext von IoT, haben jedoch zusätzliche Anforderungen: Funktionale Sicherheit im Betrieb, insbesondere auch in Umgebungen mit Spannungsunterbrechungen sowie extrem niedrige Verlustleistungen. Diese Anforderungen erscheinen grundsätzlich gegensätzlich.
Unser Forschungsprojekt HiLoDa (High performance, (ultra-Low) power Dataflow) Nets greift diese Diskrepanzen und Konflikte der Anforderungen auf durch a) Ausnutzung und Integration emergenter FeFET-Technologie für den Entwurf von Netzwerken, speziell durch Untersuchungen zu und Entwurf von persistierbaren FIFO-Speichern. Dies umfasst die b) Modellierung, Charakterisierung und den Entwurf von Schaltungen, die in einem gemischt flüchtig/nichtflüchtigem Betrieb arbeiten können. Durch Kombinieren des Konzepts von Datenfluss, das auf der selbsttätigen Aktivierung von Berechnungen beruht, mit emergenter CMOS-kompatibler FeFET-Technologie, sollen inaktive Aktoren oder selbst Teilnetze die Fähigkeit erlangen, sich selbst hoch- und herunterzufahren, um Energie zu sparen. Darüber hinaus soll funktionale Sicherheit erreicht werden durch ein autonomes gesichertes Herunterfahren im Falle intermittierenden Spannungsunterbrechungen. Analog sollen Aktoren selbst wieder aufwachen bei Wiederkehr der Versorgungsspannung, aber auch nur dann, wenn zusätzlich auch Daten zu verarbeiten sind.
HiLoDa Nets sollen höchsten Datendurchsatz für die synthetisierten Aktorschaltungen gewährleisten im eingeschalteten Betrieb sowie Sicherheit durch eine automatische Zustandssicherung durch FeFeT-basierte FIFO-Speicher im ausgeschalteten Betrieb, der auch im Falle der Nichtverfügbarkeit von Daten selbstgetriggert erfolgen soll. d) Eine durchgängige Synthese von Datenflussmodellen auf optimierte Netzimplementierungen in Hardware unter Einsatz von FeFeT-Speichern sollen entwickelt werden. Dies beinhaltet e) die Entwurfsraumexploration (DSE) von Clusterbildungen von Aktoren in individuelle Power-Domänen zur Optimierung von Durchsatz, Schaltungskosten, Energieeinsparungen und Beständigkeit. Schließlich sollen HiLoDa Nets verglichen werden mit Implementierungen konventioneller CMOS-Technologie hinsichtlich Energieverbrauch für beispielsweise gepulste neuronale Netzwerke. Gleichsam sollen die Latenzen für das Abschalten und Hochfahren evaluiert und optimiert werden.
Publikationen
2024
- Karim A., Falk J., Schmidt D., Teich J.:
Self-Powering Dataflow Networks – Concepts and Implementation
22nd ACM-IEEE International Symposium on Formal Methods and Models for System Design (MEMOCODE) (Raleigh, NC, 3. Oktober 2024 - 4. Oktober 2024)
In: Proceedings of the 22nd ACM-IEEE International Symposium on Formal Methods and Models for System Design (MEMOCODE) 2024
DOI: 10.1109/MEMOCODE63347.2024.00013
BibTeX: Download - Letras M.:
Techniques for Efficient Performance Analysis and Memory Optimization in Mapping Dataflow Models of Computation onto Embedded Systems (Dissertation, 2024)
DOI: 10.25593/open-fau-1040
URL: https://open.fau.de/handle/openfau/31834
BibTeX: Download - Letras M., Falk J., Teich J.:
Exploring Multi-Reader Buffers and Channel Placement during Dataflow Network Mapping to Heterogeneous Many-core Systems
In: IEEE Access 12 (2024), S. 39748-39769
ISSN: 2169-3536
DOI: 10.1109/ACCESS.2024.3375079
BibTeX: Download
2023
- Henkel J., Sidduh L., Bauer L., Teich J., Wildermann S., Tahoori MB., Mayahinia M., Castrillon J., Khan AA., Farzaneh H., de Lima JPC., Chen JJ., Hakert C., Chen KH., Yang CL., Cheng HY.:
Special Session - Non-Volatile Memories: Challenges and Opportunities for Embedded System Architectures with Focus on Machine Learning Applications
International Conference on Compilers, Architectures, and Synthesis for Embedded Systems (CASES) (HAMBURG, 18. September 2023 - 20. September 2023)
In: Proceedings of the International Conference on Compilers, Architectures, and Synthesis for Embedded Systems (CASES) 2023
BibTeX: Download