HYPNOS

Dieses Projekt wird durch die Deutsche Forschungsgemeinschaft (DFG) im Rahmen des Schwerpunktprogramms SPP 2377 "Disruptive Memory Technologies" gefördert.

HYPNOS untersucht den Einsatz emergenter nichtflüchtiger Speichertechnologien (engl. NVM) nicht nur im Bereich des Hauptspeichers, sondern auch über die gesamte Cache-Hierarchie und Register moderner eingebetteter Prozessoren hinweg. Insbesondere wird untersucht, welche Vorteile eine solche gemischt volatile Speicherhierarchie hinsichtlich hoher Taktraten und niedrigem Energieverbrauch für eine Vielzahl von Anwendungen bringt und dabei gleichzeitig Persistenz von Datenstrukturen und Prozessorzustand einfach und effizient zusichert.   

Zum einen können emergente Prozessoren aus dem IoT-Bereich mit vollständig nichtflüchtigen Speichern (sog. NVPs) nur mit relativ geringen Taktraten betrieben werden aufgrund deutlich höherer Schreibzeiten für NVM-Speicher als auch um Größenordnung geringerer sog. Endurance als z.B. SRAM. Taktraten im Bereich von GHz sind daher nicht möglich. Zum anderen fordern existierende Rechner mit NVM-Hauptspeichererweiterungen dem Programmierer ab, Datenstrukturen explizit durch die Speicherhierarchie durch Spezialbefehle zu persistieren.

HYPNOS (benannt nach dem griechischen Gott des Schlafes) attackiert den Konflikt zwischen Performance, Endurance und Programmierbarkeit systematisch basierend auf einem Hardware/Software Co-Design-Ansatz:

Unsere Untersuchungen umfassen

a) Entwurfsraumexploration von Prozessoren mit hybrid-volatiler Speicherarchitektur hinsichtlich Performance und Energieverbrauch. 

b) Zusicherung von Persistenz auf Instruktionsebene für (nicht-transaktionale) Programme; während Phasen von Spannungsausfällen durch effizientes und kostengünstiges Checkpointing und Recovery in Hardware abgefangen werden.

c) Programm-gesteuerter Persistenzkontrolle  durch den Anwendungsprogrammierer (Software) für Mehrkern-HYPNOS-Prozessoren zur Implementierung anwendungsspezifischer Checkpointing- und Recovery-Mechanismen für diese und andere Fehlerszenarien oder Zugriffskonflikten unterstützt durch einen größenbegrenzten Hardware-Transaktionsspeicher (HTM).

d) Die explorierten Prozessorarchitekturvarianten und verschiedene Typen emergenter NVM-Technologien sollen systematisch evaluiert werden bzgl. erreichbarer Taktraten und Energieeinsparungen und zum Test der HW/SW Backup- und Recovery-Mechanismen hinsichtlich Recovery-Latenzen, etc., unter Nutzung einer gem5-basierten Simulationsplattform für Mehrkernprozessoren. Speziell sollen Erweiterungen von ARM-Prozessoren mit HTM-Instruktionssatzerweiterungen untersucht werden.

Als Benchmark-Anwendungen sollen i) einfache Datenstrukturen, ii) Sensor-spezifische I/O-Funktionen und letztendlich iii) Datenbanktransaktionen gemeinsam evaluiert werden. 

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