PARO

In diesem Projekt mit dem Namen PARO werden Verfahren zum Entwurf von feinkörnigen massiv parallelen VLSI Schaltungen untersucht. Eine Teilklasse dieser Architekturen ist unter dem Namen systolischer Felder bekannt. Obwohl diese Rechner keine eigenständigen Rechner darstellen, spielen sie - eingesetzt als Coprozessoren - eine wichtige Rolle in Systemen, die ein hohes Maß an Dediziertheit und Rechenleistung erfordern. Der Entwurf und die Integration dieser Komponenten in größere Systeme macht die Implementierung und Anwendung spezieller Entwurfsverfahren notwendig, die den Entwurf vom Algorithmus bis zur Schaltung automatisiert.

Mehr Details: https://cs12.cms.rrze.uni-erlangen.de/forschung/projekte/paro/paro-details

Publikationen

• Witterauf M., Tanase AP., Hannig F., Teich J.:
  Modulo Scheduling of Symbolically Tiled Loops for Tightly Coupled Processor Arrays
  IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) (London, 6. Juli 2016 - 8. Juli 2016)
  In: Proceedings of the 27th IEEE International Conference on Application-specific Systems, Architectures and Processors (ASAP) 2016
  BibTeX: Download
• Hannig F.:
  A Quick Tour of High-Level Synthesis Solutions for FPGAs
  In: Dirk Koch, Frank Hannig, and Daniel Ziener (Hrsg.): FPGAs for Software Programmers, Springer, 2016
  DOI: 10.1007/978-3-319-26408-0_3
  BibTeX: Download
• Koch D., Hannig F., Ziener D. (Hrsg.):
  FPGAs for Software Programmers
  Berlin; Heidelberg: 2016
  ISBN: 978-3-319-26406-6
  DOI: 10.1007/978-3-319-26408-0
  BibTeX: Download
• Tanase AP., Witterauf M., Sousa É., Lari V., Hannig F., Teich J.:
  LoopInvader: A Compiler for Tightly Coupled Processor Arrays
  Design, Automation and Test in Europe (DATE) (Dresden, 14. März 2016 - 18. März 2016)
  In: Tool presentation at the University Booth 2016
  URL: https://www.date-conference.com/system/files/file/date16/ubooth/37913.pdf
  BibTeX: Download
• Teich J., Lari V., Tanase AP., Witterauf M., Khosravi F., Meyer B.:
  Techniques for on-demand structural redundancy for massively parallel processor arrays
  In: Journal of Systems Architecture 61 (2015), S. 615-627
  ISSN: 1383-7621
  DOI: 10.1016/j.sysarc.2015.10.004
  BibTeX: Download