Reconfigurable Computing

CHOICE – A Tunable PUF-Design for FPGAs

CHOICE ist eine Klasse von FPGA-basierten, konfigurierbaren Physically Uncloneable Funtion (PUF)-Designs. Durch die Verwendung adressierbarer Schieberegister auf einem FPGA bietet CHOICE einen großen Konfigurationsraum für die Anpassung einer gerätespezifischen PUF-Antwort ohne Einbußen bei der Zufälligkeit.

Publikation: DOI: 10.1109/FPL53798.2021.00015

Open-Source-Projekt: https://github.com/FAU-LS12-RC/CHOICE-PUF

Chips++ – C-to-Verilog ASIP Generator

Chips++ bietet einen Entwurfsfluss für die Synthese von C/C++ zu Verilog zur Generierung von FPGA-basierten CPUs mit einem anwendungsspezifischen Befehlssatz. Welche Art von Befehlssatz verwendet wird, hängt vollständig von dem in C/C++ geschriebenen Eingabeprogramm ab. Ein benutzerdefinierter Compiler analysiert dann dieses Programm und weist den Prozessorgenerator an, die CPU-Architektur entsprechend zu generieren.

Publikation: 10.1109/ReConFig48160.2019.8994778

Open-Source-Projekt: https://github.com/FAU-LS12-RC/chipspp

MoDesA – Model-Based Design Automation for Zynq PSoCs

MoDesA ist ein automatisierter systematischer Entwurfsfluss, der modellbasierten Entwurf und Simulation mit Architektursynthese (engl. High-Level-Synthesis) zur Generierung hybrider Hardware-Software-Co-Designs verbindet. Dabei kommt die Modellierungs- und Simulationsumgebung MATLAB/Simulink zum Einsatz. MoDesA ermöglicht den Entwurf, die Simulation, das Prototyping und das Testen verschiedener Hardware/Software-Lösungen für Xilinx Zynq Programmable System-on-Chip (PSoC) Architekturen.

Publikation: 10.1109/RECONFIG.2018.8641736

Open-Source-Projekt: https://github.com/FAU-LS12-RC/MoDesA

Approximate Computing

AxPLA: Open library of approximated PLA circuits

AxPLA stellt eine Reihe von Booleschen Netzwerken zur Verfügung, die zur Bewertung der Performance und Effizienz von Entwurfsmethodiken insbesondere aus dem Bereich des Approximate Computings verwendet werden können.

Publikation: 10.1109/DAC18072.2020.9218536

Open-Source-Projekt: https://github.com/FAU-LS12-RC/AxPLA

FAU – Fast Approximate Adder Unit

Fast Approximate Adder Unit (FAU) stellt eine Addiererstruktur zur approximativen Addition dar, die für LUT-basierte FPGAs mit segmentierten Übertragsketten optimiert ist. Insbesondere nutzt FAU Artefakte von LUT-basierten FPGAs, wie z.B. ungenutzte Eingänge, bestmöglich aus, um dadurch einen geringeren kritischen Pfad als dedizierte genau rechnende Logik in modernen FPGAs zu liefern.

Publikation: 10.1109/FPT.2016.7929536

Open-Source-Projekt: https://github.com/FAU-LS12-RC/FAU—Approximate-adder

AxSM – Approximate Sequential Multiplier

Approximate Sequential Multiplier (AxSM) stellt einen sequentiellen Multiplizierer zur approximativen Multiplikation dar. Diese approximative Schaltung tauscht die Genauigkeit gegen eine im Vergleich zu einem genauen sequentiellen Multiplizierer geringere Latenzzeit aus. Gleichzeitig nutzt AxSM die inhärenten Flächeneinsparungen sequentieller gegenüber kombinatorischen Ansätzen aus.

Publikation: 10.1515/itit-2021-0040

Open-Source-Projekt: https://github.com/FAU-LS12-RC/AxSM—Approximate-multiplier